文獻綜述開題報告

　　文獻綜述是研究生在其提前閱讀過某一主題的文獻后,經(jīng)過理解、整理、融會貫通,綜合分析和評價而組成的一種不同于研究論文的文體。

　　文獻綜述與開題報告

　　1. 文獻綜述

　　1.1 頻率合成技術(shù)簡介

　　頻率合成是指從一個高穩(wěn)定的參考頻率，經(jīng)過各種技術(shù)處理，生成一系列穩(wěn)定的頻率輸出。

　　頻率合成的概念就是由一個或幾個參考頻率通過一些轉(zhuǎn)換，產(chǎn)生一個或多個頻率信號的過程。

　　頻率合成技術(shù)一般分為直接式(DS)、間接式(PLL)和直接數(shù)字式(DDS)三種基本形式。

　　早期的頻率合成采用直接式的方式，是由一個或多個晶體震蕩器經(jīng)分頻、倍頻、混頻對一個或幾個基準頻率進行加、減、乘、除運算產(chǎn)生所需要的頻率信號，并通過濾波器產(chǎn)出，這是最早的頻率合成信號源的方法。

　　目前該方法仍在使用，主要是因為它頻率轉(zhuǎn)換速度、相位噪聲低，比較容易實現(xiàn)。

　　但是該方式涉及的合成器體積過于龐大，而且成本較高，結(jié)構(gòu)復(fù)雜、產(chǎn)生任意波形的可控性較低。

　　間接合成式是基于鎖相環(huán)的原理，即PLL。

　　它與前者相比，輸出頻率的穩(wěn)定度和準確度都有明顯的提高，頻譜純度等性能也有較大改善。

　　主要是因為信號源的振蕩頻率被固定在頻率計數(shù)器的時基上，也就是說以穩(wěn)定度高的振蕩器為基準。

　　因此，鎖相環(huán)的輸出頻率就與基準頻率一致，振蕩器輸出信號和參考信號之間的相位差為固定的常數(shù)，而且鎖相環(huán)的突出優(yōu)點是能夠抑制疊加到輸入信號上的噪糾。

　　這是直接式頻率合成方法所不能達到的。

　　PLL還有體積小、性價比較高等一系列優(yōu)點。

　　但是PLL技術(shù)也有明顯的缺點，采取閉環(huán)控制，系統(tǒng)的輸出頻率改變后，重新達到穩(wěn)定的時間也就比較長，一般為毫秒級，很難滿足高頻率分辨率與快速轉(zhuǎn)換率同時具備的要求，因此也有明顯瑕疵。

　　直接數(shù)字頻率合成技術(shù)從原理上實現(xiàn)了突破。

　　前兩種方法都是通過對基準頻率進行運算得出，而DDS技術(shù)則是從相位的概念進行頻率合成。

　　它按一定的相位間隔，將待產(chǎn)生的波形幅度的二進制數(shù)據(jù)存儲于高速存儲器作為查找表，用參考頻率源(一般為晶體振蕩器)作為時鐘，用頻率控制字決定每次從查找表中取出波形數(shù)據(jù)的相位間隔，以產(chǎn)生不同的輸出頻率，對取出的波形數(shù)據(jù)通過高速D/A轉(zhuǎn)換器來合成出存儲在存儲器內(nèi)的波形。

　　直接數(shù)字頻率合成技術(shù)的主要優(yōu)點是輸出相位連續(xù)、相對帶寬較大、頻率分辨率很高、可編程、準確度和穩(wěn)定度都比較高。

　　DDS技術(shù)是利用查表法來產(chǎn)生波形，而通過修改存儲在ROM里的數(shù)據(jù)，就可以產(chǎn)生任意波形。

　　所以它不僅能產(chǎn)生正弦、余弦、方波、三角波和鋸齒波等常見波形，而且還可以根據(jù)需要利用各種編輯手段，產(chǎn)生傳統(tǒng)函數(shù)發(fā)生器所不能產(chǎn)生的真正意義上的任意波形

　　所以，在這里選擇DDS技術(shù)。

　　1.2 DDS基本結(jié)構(gòu)

　　DDS(Direct Di西tal Synthesis)技術(shù)設(shè)計思想是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。

　　它包括數(shù)字器件與模擬器件兩部分，主要有相位累加器、ROM波形查詢表、數(shù)模轉(zhuǎn)換器組成。

　　其基本框圖如下

　　圖1

　　(1)相位累加器是DDS的核心部分。

　　一般是由數(shù)字全加器和數(shù)字寄存器組成，一般DDS的累加器都采用二進制，線性數(shù)字信號通過相位累加器實現(xiàn)逐級的累加。

　　假設(shè)累加器字長為N，頻率控制字為K，控制時鐘頻率為fc，系統(tǒng)在同一個時鐘下工作，每個時鐘周期加法器做一次累加計算。

　　因為累加器的滿偏是2Ⅳ，所以累加一次，相當于做一次2Ⅳ模的運算。

　　得到的和作為相位值。

　　(2)波形函數(shù)存儲在ROM中。

　　根據(jù)累加器輸出的相位值，作為地址，尋找存儲在ROM中的波形函數(shù)的幅度量化值，完成相位到幅值的轉(zhuǎn)換，輸出相對應(yīng)的序列。

　　(3)數(shù)模轉(zhuǎn)換器DAC是DDS中的重要部分。

　　經(jīng)過查表以后得到的是離散的脈沖信號，通過數(shù)模轉(zhuǎn)換器將轉(zhuǎn)換成為連續(xù)平滑的信號。

　　DDS輸出的最高頻率主要跟DAC的性能有關(guān)。

　　因為一個正弦周期內(nèi)采樣點越少，越容易發(fā)生失真現(xiàn)象。

　　為了獲得較為理想的信號，一般DAC之后都會接一平滑濾波器。

　　1.3 DDS基本原理

　　一個純凈的單頻信號可表示為：

　　ootfUtu2sin (2-1)

　　只要它的幅度U和初始相位o不變，它的頻譜就是位于of的一條譜線。

　　為了分析簡化起見，可令U=1，o=0，這將不會影響對頻率的研究。

　　即：

　　ttftuosin2sin (2-2)

　　如果對(2-2)的信號進行采樣，采樣周期為cT(即采樣頻率為cf)，則可得到離散的波形序列：

　　conTfnu2sin ...2,1,0n (2-3)

　　相應(yīng)的離散相位序列為：

　　nnTfnco2 ...2,1,0n (2-4)

　　式中：

　　c

　　o

　　coffTf

　　22 (2-5)

　　是連續(xù)兩次采樣之間的相位增量。

　　根據(jù)采樣定理：

　　c

　　off21

　　

　　(2-6)

　　只要從(2-3)出來的離散序列即可唯一的恢復(fù)出(2-2)的模擬信號。

　　從(2-2)可知，是相位函數(shù)的斜率決定了信號的頻率;從(2-5)可知，決定相位函數(shù)斜率的是兩次采樣之間的相位增量。

　　因此，只要控制這個相位增量，就可以控制合成信號的頻率。

　　現(xiàn)將整個周期的相位2分成M份，每一份為M

　　2，若每次的相位增量選擇為的K倍，即可得到信號的頻率：

　　c

　　cofMK

　　TKf

　　2 (2-7)

　　相應(yīng)的模擬信號為：

　　

　　

　　tfMKtuc2sin (2-8) 式中K和M都是正整數(shù)，根據(jù)采樣定理的要求，K的最大值應(yīng)小于M的1/2。

　　綜上所述，在采樣頻率一定的情況下，可以通過控制兩次采樣之間的相位增量(不得大于π)來控制所得離散序列的頻率，經(jīng)保持、濾波之后可唯一的恢復(fù)出此頻率的模擬信號。

　　蘇州大學本科生畢業(yè)設(shè)計(論文)

　　4

　　1.4 FPGA

　　以硬件描述語言(Verilog或VHDL)所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。

　　這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學方程式。

　　在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。

　　1.5 Quartus II

　　Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。

　　Quartus II design 是最高級和復(fù)雜的，用于system-on-a-programmable-chip (SOPC)的設(shè)計環(huán)境。

　　QuartusII design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計流程。

　　QuartusII design是唯一一個包括以timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device (PLD)的軟件。

　　Quartus II 設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。

　　2. 主要任務(wù)和目標

　　本設(shè)計，在保證硬件電路功能的前提下，使電路模塊化以方便設(shè)計和管理。

　　整個系統(tǒng)組成以FPGA芯片為核心，配以必要的外圍電路組成。

　　外圍電路主要分為控制電路和數(shù)據(jù)處理電路兩部分，完成顯示信息以及控制波形數(shù)據(jù)的模塊輸出等功能。

　　因此，針對以上問題，本設(shè)計的工作擬包括以下幾個部分： 1、選用FPGA集成芯片作為設(shè)計的主控芯片，實現(xiàn)信號源的產(chǎn)生; 2、要求信號源輸出任意波形; 3、輸出信號幅值頻率可調(diào)。

　　3. 研究思路、方法和方案

　　基于FPGA實現(xiàn)DDS功能，通過單片機實現(xiàn)控制。

　　此方案的核心在于FPGA的設(shè)計實現(xiàn)邏輯功能，通過對存儲器查表后輸出信號，由相連接的數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為要求的波形。

　　單片機作為控制器，易于控制與調(diào)試。

　　系統(tǒng)框圖如下：

　　其中，單片機部分實現(xiàn)控制，給DDS頻率合成部分提供頻率控制字。

　　FPGA部分實現(xiàn)DDS頻率合成，該部分為整個設(shè)計的核心部分。

　　產(chǎn)生的數(shù)字信號再傳給數(shù)模轉(zhuǎn)換器轉(zhuǎn)變?yōu)樾枰�的模擬信號，最后通過濾波放大部分產(chǎn)生需要的任意波形。

　　建立一個模塊實現(xiàn)從單片機接收來的頻率控制字的寄存功能，作為寄存器。

　　全加器實現(xiàn)20位的相位累加，通過頻率控制字作為步長進行控制。

　　由于FPGA內(nèi)輸出位數(shù)有限，因此建立一個模塊進行高位截斷，只去高十位，接收累加器輸出的數(shù)據(jù)。

　　然后再通過波形ROM完成波形的查找與輸出。

　　這部分為固定的正弦波、三角波、方波與鋸齒波等常規(guī)波形的輸出部分。

　　任意波形部分，則需要一個能隨時接受數(shù)據(jù)更新的RAM，其數(shù)據(jù)的寫入由單片機控制，接收上位機的下傳數(shù)據(jù)，其數(shù)據(jù)的讀取由DDS中的地址發(fā)生器控制，這樣即可產(chǎn)生任意波形輸出。

　　DDS基本框圖：

　　圖3

　　下面先已固定波形來分析：

　　頻率控制字寄存器：用于接收單片機傳輸過來的頻率控制字，進行一個控制字的位數(shù)轉(zhuǎn)換。

　　8位轉(zhuǎn)化為20位。

　　累加器：已寄存器傳輸過來的頻率控制字作為步長進行加法運算，當其滿值時清零，并重新進行運算。

　　累加器位數(shù)為20位。

　　截位寄存器：實現(xiàn)高位截段。

　　因為儲存波形的ROM為十位，而累加器傳輸來的數(shù)據(jù)為20位，所以需要通過截位寄存器截取累加器數(shù)據(jù)的前十位。

　　波形ROM：用來存儲正弦波等信號的波形數(shù)據(jù)，每個波形存儲在一個固定的波形ROM里。

　　其中Sine ROM為正弦波存儲模塊，Square ROM為方波存儲模塊，Triangle-ROM為三角波存儲模塊，Swtooth ROM為鋸齒波存儲模塊。

　　在ROM宏單元中可以自動生成。

　　ROM中的數(shù)據(jù)由截位寄存器傳輸來的數(shù)據(jù)進行查找ROM中相應(yīng)的數(shù)據(jù)進行輸出，從而可以輸出不同頻率的波形。

　　此方案的特點：通過FPGA構(gòu)建DDS，方法靈活，易于產(chǎn)生任意波形。

　　4. 進度安排

　　設(shè)計(論文)各階段任務(wù) 起 止 日 期 1 查資料，看書，完成開題報告及準備工作 2.21-3.12 2 熟悉開發(fā)環(huán)境與開發(fā)過程 3.13-3.20 3 編程、調(diào)試，初步實現(xiàn)設(shè)計要求 3.21-4.27 4 修改，完成設(shè)計 4.28-5.11 5 完成畢業(yè)論文及答辯

　　5.12-5.21

　　5. 參考文獻

　　[1]朱小斌.電子測量儀器[M].北京：電子工業(yè)出版社，1996

　　[2]Michael Lauterbach Artpin.任意波形發(fā)生器在通訊測試中的應(yīng)用[D].電子產(chǎn)品世界，1997

　　[3]史海明.個人儀器多功能任意波形發(fā)生器的研制[M].儀表技術(shù)，1988 [4]林青.DDS在數(shù)字調(diào)制中的應(yīng)用[J].無線電工程，2001

　　[5]張開增，張迎新，王尚忠.高分辨率高穩(wěn)度寬帶函數(shù)發(fā)生器的研制[J].華北工學院學報 [6]華清遠見嵌入式培訓(xùn)中心.FPGA應(yīng)用開發(fā)入門與典型實例[J].北京：人民郵電出版社，2008