信息工程畢業(yè)設(shè)計(jì)開題報告

時間：2024-10-20 15:24:45 開題報告我要投稿

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　　一、所研究課題的任務(wù)、性質(zhì)、目的和意義

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　　在許多存儲系統(tǒng)中，以游程長度受限碼來克服碼間串?dāng)_，用RLL(d,k,)來表示，d,k分別規(guī)定了可能出現(xiàn)在序列中的最小和最大游程，參數(shù)d控制的最高傳輸率，避免序列通過帶限通道傳輸時的碼間串?dāng)_，參數(shù)k確保適當(dāng)?shù)奶冾l率以滿足鎖相環(huán)讀取時鐘同步的需要。在使用峰值檢測技術(shù)的磁盤驅(qū)動中的一種標(biāo)準(zhǔn)編碼技術(shù)為1/2的(d.k)=(2,7)碼，也稱franaszek碼。

　　FPGA(Field Programmable Gate Array現(xiàn)場可編程門陣列)它是在PAL、GAL、PLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，F(xiàn)PGA既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。可以毫不夸張的講，F(xiàn)PGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74電路，都可以用FPGA來實(shí)現(xiàn)。利用FPGA進(jìn)行設(shè)計(jì)，不僅能在短時間內(nèi)完成設(shè)計(jì)任務(wù)，而且能使系統(tǒng)的速度更快、體積更小、重量更輕、功耗更小，滿足現(xiàn)代電子發(fā)展的要求。

　　VHDL(VHSIC Hardware Description Language)語言是現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的基本硬件描述語言。由于VHDL所具有的通用性，它已成為可支持不同層次設(shè)計(jì)者需求的標(biāo)準(zhǔn)語言。使用VHDL，可以快速地描述和綜合電路設(shè)計(jì)。

　　二、本課題的國內(nèi)外現(xiàn)狀，已解決了哪些問題，尚需解決的問題

　　FPGA是一種將門陣列的通用結(jié)構(gòu)與PLD的現(xiàn)場可編程特性結(jié)合于一體的新型器件，具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、產(chǎn)品上市快等多方面的優(yōu)點(diǎn)。目前，F(xiàn)PGA的容量已經(jīng)跨過了百萬門級，生產(chǎn)廠家已由最初的一家增加到十多家，產(chǎn)品日益豐富，性能不斷提高，成為最受歡迎的器件之一。隨著深亞微米工藝技術(shù)的發(fā)展，F(xiàn)PGA單片規(guī)模大大提高，系統(tǒng)運(yùn)行速度不斷提高，相對功耗不斷下降，價格也大幅調(diào)低，使得FPGA器件從一個功能輔助型的現(xiàn)場集成器件，發(fā)展成系統(tǒng)級現(xiàn)場集成器件，應(yīng)用面和使用量大大擴(kuò)展，從而使“工藝集成技術(shù)”和“現(xiàn)場集成技術(shù)”成為現(xiàn)代集成電路技術(shù)并駕齊驅(qū)的兩翼。

　　本課題研究方向?yàn)橛脖P驅(qū)動器中信道調(diào)制碼的編譯碼器的設(shè)計(jì)，包括總體方案的設(shè)計(jì)、個部分功能單元的設(shè)計(jì)、頂層文件的時序仿真，從而實(shí)現(xiàn)基于FPGA的硬盤編譯碼。

　　首先設(shè)計(jì)總體方案，解決不定長編碼中如何識別信源字和和速度匹配問題

　　然后是狀態(tài)機(jī)設(shè)計(jì)，狀態(tài)機(jī)用來實(shí)現(xiàn)信源字的識別，并將其相應(yīng)的存儲地址傳給存有編碼規(guī)則的ROM。

　　第三是緩存控制模塊讀取存于ROM中的編碼，置于緩存中，當(dāng)緩存中的數(shù)據(jù)達(dá)到一定數(shù)量(足以避免出現(xiàn)空擋)即開始對外串行輸出編碼。ROM采用MAXplus2中的可調(diào)參數(shù)宏模塊LPM_ROM，既充分利用片內(nèi)資源又減少編程量。最后完成頂層文件波形仿真，觀察輸出序列。

　　三、根據(jù)任務(wù)提出解決辦法或設(shè)計(jì)方案

　　1、首先查閱相關(guān)資料，了解FPGA原理和VHDL編程及其目前國內(nèi)外的發(fā)展情況。

　　2、學(xué)會MAX+PLUS II軟件。

　　3、設(shè)計(jì)用于變長編碼的有限狀態(tài)機(jī)(FMS)，用狀態(tài)機(jī)判斷各信源字間的狀態(tài)轉(zhuǎn)移，并設(shè)計(jì)出各狀態(tài)。

　　4、完成緩存控制器設(shè)計(jì)和LPM_ROM的配置，考慮到要存儲一些暫時的變量，這里采用16位緩存，在緩存達(dá)到8位時開始輸出。調(diào)用LPM_ROM將ROM配置成異步方式。

　　5、用MAXplus2進(jìn)行頂層文件波形仿真，查看各信號和變量的波形，以便更好了解整個系統(tǒng)的時序關(guān)系。

　　四、大體計(jì)劃和進(jìn)度

　　第一周：查閱資料，了解VHDL設(shè)計(jì)方法，了解FPGA發(fā)展歷史;

　　第三周：學(xué)習(xí)MAX+PLUS II軟件，了解其編程原理，學(xué)會簡單的程序編寫;

　　第五周：利用MAX+PLUS II軟件進(jìn)行簡單的仿真實(shí)驗(yàn)，掌握其一般的編程原理和仿真方法;

　　第九周：完成任務(wù)書、開題報告及綜述的編寫;

　　第十一周：進(jìn)行中期檢查;